一、FPGA时钟架构概览：晶振站在这条链路的最上游

一块典型FPGA板卡的时钟树分三层：最上游是晶振，给出基准频率；中间是片内PLL，对基准做倍频、分频与相位调整；最上层是时钟分配网络，把各路时钟送到SerDes、PCIe、DDR控制器等外设。

不少工程师下意识把PLL当成"时钟净化器"，其实它是"放大搬运工"——输入端的抖动按倍频比等比放大，相噪也一并搬到下游。晶振是第一层基准源，抖动与相噪会渗透到每个下游时钟域；源头不干净，后面再精巧的分配也补不回来。

二、晶振输出质量如何影响下游SerDes/PCIe链路

晶振输出质量的差异，会沿三条路径传导到SerDes与PCIe：

• 抖动超标。参考时钟一抖，接收端眼图的开合度就被收窄，误码率跟着抬头，信号完整性测试过不了关。
• 相噪劣化。相噪偏高会吃掉PLL的锁定裕量，环路稳定性下降，高低温或负载波动时容易失锁。
• 频点偏差与温漂。标称频点偏差过大，接口芯片在启动握手时就对不上；温漂过大，则让"白天能跑、夜里掉链"的偶发故障成为常客。

三类问题共性强：现象在协议层，根因却埋在时钟层，用软件排查容易原地打转。

三、选型要点：抖动、频点、输出模式、温度范围

FPGA时钟晶振的选型，建议由接口规范反推：先确认板卡上的高速接口类型（PCIe Gen4/Gen5、10G/25G以太网、EtherCAT、DDR等）及其合规预算，再据此锁定抖动与相噪门槛，最后按PCB布局定封装与温度范围。

四个关键维度：

• 抖动：看RMS抖动与峰峰值，高速串行参考时钟通常要压进亚皮秒区间。
• 相噪：看1kHz/10kHz/100kHz偏移处的相位噪声，它决定PLL能否稳稳锁定。
• 频点：25MHz、100MHz、125MHz、156.25MHz是主流接口基准，须与规范严格对齐。
• 温度：工业级-40~+85℃全温区指标才是真实底线。

这四个维度，是FPGA时钟晶振选型要点的骨架；一旦涉及高速串行接口，差分晶振选型还要额外核对输出电平与封装是否匹配。

落到产品匹配，SCTF三条产品线各守一段时钟：

四、常见选型误区与建议

晶振选型有几个容易踩的坑，怎么判断自己有没有中招？下面四个误区对照排查。

• 误区一：指望FPGA内部PLL"滤掉"抖动。
  PLL不具备抖动净化能力，低抖动要从晶振源头解决。
• 误区二：只核对封装与脚位兼容，忽略抖动与相噪指标。
  按接口合规预算逐项比对，而非只看能不能焊上去。
• 误区三：拿常温典型值当全温区保证。
  核实-40~+85℃下的抖动与频偏数据，宽温表现才是现场真实水平。
• 误区四：高速差分接口用单端时钟凑合。
  差分输出靠"做差"抵消共模干扰，是SerDes/PCIe参考时钟的稳妥选择。

五、为什么选择SCTF星通时频？

在FPGA时钟链路上，SCTF星通时频以Z系列DXO、CN系列低相噪SPXO、C系列三线配套，覆盖从高速差分参考到辅助时钟的全链路需求。三档产品按工业级全温区验证出厂，匹配25MHz、100MHz、125MHz、156.25MHz等主流接口基准。