156.25MHz差分晶振：FPGA SerDes参考时钟选型要点
FPGA SerDes高速收发器依赖156.25MHz参考时钟建立10G以太网链路。频点对准只是入场券，抖动控制才是决定眼图能否通过的关键。本文从工程视角拆解156.25MHz差分晶振的选型逻辑。
一、FPGA SerDes的参考时钟，为什么156.25MHz是主流？
FPGA加速卡、网络卡、运动控制卡上的SerDes高速收发器要支撑10G以太网与高速背板通信，参考时钟几乎都选156.25MHz这个标准频点——它与10G链路速率严格对应，常是整块板卡时钟树的起点。
SerDes内部的PLL以156.25MHz为基准，倍频到串行数据所需的比特时钟。频点一旦偏离，链路训练阶段就会握手失败；频点对准了但抖动超标，接收端的眼图张开度会被压缩，误码率上升，10G链路跑不稳甚至降速。这类问题在现场排查时最棘手——协议栈状态正常，但物理层的时钟已经失锁。
二、156.25MHz差分晶振选型，主要看什么？
选156.25MHz差分晶振，工程上通常从三个维度判断：
- 频点精度：156.25MHz是10G以太网PHY的标准参考频点，需确保晶振标称频率与此严格一致；
- 抖动性能：RMS抖动直接影响SerDes眼图张开度。行业经验表明，抖动压到0.5ps以下，才能为链路裕量留出足够空间；
- 输出电平：需匹配FPGA SerDes引脚的IO电平标准——LVPECL、LVDS、HCSL是三种主流选择，选型时需确认PHY端支持的差分信号类型。
三、DXO差分晶振在SerDes场景中的定位
SCTF星通时频DXO差分振荡器（Z系列）覆盖156.25MHz频点，RMS抖动≤0.5ps，支持LVPECL/LVDS/HCSL三种差分输出模式，可直接对接FPGA SerDes引脚的差分输入。
差分输出的核心价值在于抗共模干扰。在电机驱动、电源地弹等强噪声环境中，差分信号通过"做差取值"的方式抵消共模噪声，避免时钟沿被污染，从而守住眼图余量。具体参数见下方选型对照表。
四、SCTF差分晶振Z系列选型参数
| 参数 | DXO差分晶振（Z系列） |
|---|---|
| 系列 | 3Z/5Z/7Z |
| 频率范围 | 90~200MHz |
| 抖动指标 | ≤0.5ps max. |
| 输出模式 | LVPECL / LVDS / HCSL |
| 封装 | SMD3225 / SMD5032 / SMD7050 |
| 工作温度 | -40~+85℃ |
| 典型应用 | 10G以太网PHY（156.25MHz）、SerDes参考时钟 |
五、小结
- FPGA SerDes参考时钟选156.25MHz，源于10G以太网PHY的标准频点要求；
- 频点对准只是基础，RMS抖动控制才是决定眼图余量的关键；
- DXO差分晶振（Z系列）抖动≤0.5ps max.，覆盖156.25MHz频点，支持三种差分输出，为SerDes链路提供低抖动参考时钟。
156.25MHz SerDes参考时钟方案需要评估？
DXO差分晶振支持免费样品与3-5天快速打样，整机时钟方案可参考FPGA时钟解决方案，选型问题可联系FAE工程师。
SCTF星通时频 深耕频率控制元件 23 年，国家高新技术与专精特新企业，30+ 项专利、11000㎡ 万级净化车间与全测品控，为 FPGA SerDes 提供可靠的 156.25MHz 差分时钟方案。
六、常见问题
Q：SerDes参考时钟为什么常用156.25MHz？
A：156.25MHz是10G以太网PHY的标准参考频点，与链路速率严格对应，被FPGA SerDes普遍采用。
Q：156.25MHz差分晶振抖动多少合适？
A：建议实测RMS抖动≤0.3ps RMS，为10G以太网PHY的眼图余量留足裕量，降低链路失锁风险。
Q：DXO差分晶振的输出电平怎么选？
A：LVPECL、LVDS、HCSL三种差分模式均可选，需根据FPGA SerDes引脚的IO电平标准匹配。LVPECL适用于3.3V系统，LVDS适用于低功耗场景，HCSL常见于PCIe参考时钟。
