晶振在FPGA时钟架构中的角色与选型要点
FPGA时钟架构的起点是一颗晶振，它的输出质量直接决定系统能否跑到设计标称性能——片内PLL只能倍频、分频与移相，改善不了晶振本身的抖动与相噪。SCTF星通时频从工业FPGA时钟选型出发，拆解晶振在三层时钟树中的位置、向下游SerDes/PCIe传导的失效路径，并给出四维选型要点，覆盖算力加速、边缘计算、运动控制与工业通信场景。
一、FPGA时钟架构：晶振在最上游
一块典型FPGA板卡的时钟树分三层。FPGA加速卡时钟、边缘计算FPGA时钟、运动控制FPGA时钟——不同场景下链路结构有差异，但晶振站在最上游这一位置不变。
第1层 晶振 给出基准频率 源头
第2层 片内PLL 倍频、分频、相位调整 放大搬运工
第3层 时钟分配网络 送到 SerDes / PCIe / DDR
不少工程师下意识把PLL当成"时钟净化器"，其实它是"放大搬运工"——输入端的抖动按倍频比等比放大，相噪也一并搬到下游。晶振是第一层基准源，抖动与相噪会渗透到每个下游时钟域；源头不干净，后面再精巧的分配也补不回来。
二、三条失效路径：晶振质量如何传到下游
晶振输出质量的差异，会沿三条路径传导到SerDes与PCIe。三条路径的共同点是——现象在协议层，根因却埋在时钟层。
① 抖动超标
参考时钟一抖，接收端眼图开合度收窄，误码率抬头，信号完整性测试过不了关。
② 相噪劣化
相噪偏高会吃掉PLL的锁定裕量，环路稳定性下降，高低温或负载波动时容易失锁。
③ 频点偏差与温漂
频点偏了，启动握手就对不上；温漂大了，"白天能跑、夜里掉链"的偶发故障成为常客。
三、选型四维度：抖动、相噪、频点、温度
FPGA时钟晶振的选型，建议由接口规范反推：先确认板卡上的高速接口类型（PCIe Gen4/Gen5、10G/25G以太网、EtherCAT、DDR等）及其合规预算，再据此锁定抖动与相噪门槛，最后按PCB布局定封装与温度范围。
抖动
RMS抖动与峰峰值，高速串行参考通常压进亚皮秒区间
相噪
1kHz/10kHz/100kHz偏移处相位噪声，决定PLL能否锁定
频点
25/100/125/156.25MHz 是主流接口基准，须与规范对齐
温度
工业级-40~+85℃全温区指标才是真实底线
这四个维度，是FPGA时钟晶振选型要点的骨架；一旦涉及高速串行接口，差分晶振选型还要额外核对输出电平与封装是否匹配。落到产品匹配，SCTF三条产品线各守一段时钟：
四、四个常见误区：对照排查
晶振选型有几个容易踩的坑。下面用"误区 vs 建议"的对照方式，方便逐条排查。
| 误区 | 建议 |
|---|---|
| 误区一：指望FPGA内部PLL"滤掉"抖动 | PLL不具备抖动净化能力，低抖动要从晶振源头解决 |
| 误区二：只核对封装与脚位兼容，忽略抖动与相噪指标 | 按接口合规预算逐项比对，而非只看能不能焊上去 |
| 误区三：拿常温典型值当全温区保证 | 核实-40~+85℃下的抖动与频偏数据，宽温表现才是现场真实水平 |
| 误区四：高速差分接口用单端时钟凑合 | 差分输出靠"做差"抵消共模干扰，是SerDes/PCIe参考时钟的稳妥选择 |
五、为什么选择SCTF星通时频？
在FPGA时钟链路上，SCTF星通时频以Z系列DXO、CN系列低相噪SPXO、C系列三线配套，覆盖从高速差分参考到辅助时钟的全链路需求。三档产品按工业级全温区验证，匹配25MHz、100MHz、125MHz、156.25MHz等主流接口基准。
六、常见问题
Q1：FPGA内部PLL能改善晶振抖动吗？
A：不能。PLL只能倍频、分频与相位调整，输入端的抖动与相噪会被等比放大并传递到下游，所以低抖动必须在晶振源头解决。
Q2：FPGA时钟晶振选型，第一步做什么？
A：由接口规范反推。先确定高速接口类型（PCIe Gen4/5、SerDes、EtherCAT等）及其合规抖动预算，再定晶振指标，最后按布局选封装与温度范围。
Q3：为什么高速接口参考时钟要用差分晶振？
A：差分输出靠两线"做差"抵消共模干扰，边沿更干净、抖动更低，是SerDes参考时钟与PCIe链路的稳妥选择，单端时钟在强噪声现场更容易被污染。
