算力加速与边缘计算场景的晶振选型需求
作者：SCTF星通时频 时间：2026-10-21 11:21:21 浏览次数:-
在工业AI推理卡与边缘计算节点加速部署的2026年，FPGA板卡的性能标称值能否兑现，越来越不取决于FPGA本身的逻辑规模，而取决于一颗晶振的抖动精度。
PCIe Gen5链路训练失败、SerDes眼图裕量不足、宽温环境下频率漂移——这些让硬件工程师反复改板的根源，往往指向同一个环节：时钟源选型。
核心结论速览：
- 选型逻辑：FPGA性能上限由时钟抖动与差分信号完整性决定，内部PLL无法改善晶振自身抖动。
- 合规门槛：PCIe Gen4需<0.5ps RMS、Gen5需<0.3ps RMS；156.25MHz SerDes需≤0.3ps RMS。
- 产品对应：PCIe/SerDes选DXO差分晶振；主时钟与PHY选低相噪晶振；辅助接口选MHz石英晶振。
- 适配场景：工业AI推理卡、边缘计算FPGA卡、数据中心加速卡（单卡用量6~14颗）。
一、设备概述：从AI推理卡到边缘计算节点
算力加速场景的FPGA设备形态跨度很大。同一颗FPGA装进不同加速卡，推理吞吐可能差一截，差别常在留给SerDes的链路余量上。
工业AI推理卡通常搭载AMD-Xilinx Zynq UltraScale+或Intel Arria 10级别的主控，板载DDR4/DDR5内存，单卡晶振用量在6至14颗之间。
边缘计算FPGA卡则面临另一组约束：部署在工厂车间或户外基站，散热条件有限，整板功耗预算常压在30W以下。时钟方案必须在低抖动与低功耗之间做取舍。
两者对时钟的共性要求高度一致：差分参考时钟的抖动必须足够低，低到让PCIe和SerDes接收端的眼图裕量不被时钟吃掉。
二、时钟的具体作用：PCIe/SerDes与合规要求
FPGA加速卡上有四个关键时钟节点：
- PCIe参考时钟（100MHz）与SerDes参考时钟（156.25MHz）
- 系统主时钟（50/100MHz）与以太网PHY时钟（25/125MHz）
其中，PCIe与SerDes参考时钟直接决定高速链路的信号完整性。它们的硬性门槛是：
- PCIe Gen4参考时钟抖动需 <0.5ps RMS
- PCIe Gen5收紧至 <0.3ps RMS
- 156.25MHz SerDes参考时钟（10G/25G场景）需 ≤0.3ps RMS
这个门槛不是“建议值”。参考时钟一旦超标，发送端眼图会直接闭合，接收端CDR相位裕量被压缩，必然导致降速或掉卡。
常被低估的事实是：FPGA内部的PLL只能做倍频/分频，无法改善晶振本身的抖动与相噪。时钟树的根节点质量，决定了整条链路的性能天花板。
三、SCTF时钟方案如何覆盖全链路需求
针对加速卡的分域时钟需求，SCTF星通时频采用DXO差分振荡器与低相噪时钟振荡器分工覆盖的方案：
| 系列 | 频率范围 | 输出模式 | 关键指标 | 封装 |
|---|---|---|---|---|
| DXO差分振荡器 ↗ | 90~200MHz | LVPECL/LVDS/HCSL | 抖动≤0.5ps RMS max | SMD3225/5032/7050 |
| 低相噪时钟振荡器 ↗ | 1~54MHz | CMOS | 相噪典型-149dBc/Hz@1kHz | SMD2520/3225/5032/7050 |
| MHz时钟振荡器 ↗ | 1~160MHz | CMOS | 覆盖25/50MHz辅助时钟 | SMD2016/2520/3225/5032/7050 |
共性：频率公差±20ppm、工作温度-40~+85℃、工作电压1.8/2.5/3.3V。
需要针对具体板卡做时钟树匹配时，可参考 FPGA时钟解决方案 页面的选型框架，或直接 申请样品。
结语：在算力加速与边缘计算方案中，SCTF星通时频以DXO差分晶振守住PCIe/SerDes高速链路的抖动底线，以CN系列低相噪SPXO保障FPGA主时钟域的纯净时基，辅以C系列MHz石英晶振覆盖外围接口。这套协同方案，实现从晶振选型到信号完整性的全链路落地。
常见问题（FAQ）
Q1：加速卡的算力不够，可能是时钟问题吗？
A1：有可能。参考时钟抖动超出链路预算时，接口会协商降速或反复重训，表现出来像是算力没跑满，但芯片本身没故障。
Q2：FPGA加速卡上哪些时钟必须用差分晶振？
A2：PCIe参考时钟（100MHz）与SerDes参考时钟（156.25MHz）对抖动最敏感，应优先选用差分晶振；系统主时钟与PHY时钟可选用低相噪SPXO。
Q3：边缘计算FPGA卡如何在低抖动与低功耗之间取舍？
A3：高速接口（PCIe/SerDes）仍需DXO差分振荡器保证抖动指标；辅助时钟与低速接口可选用MHz时钟振荡器降低整板功耗。
