FPGA算力加速卡选型：DXO与低相噪晶振怎么配？
FPGA算力加速卡的信号完整性，始于一颗低抖动时钟。PCIe与SerDes的参考时钟质量，直接决定眼图能否通过、链路能否稳定运行。本文从工程视角拆解时钟选型的核心逻辑。
一、加速卡的时钟架构：四个关键节点
工业AI推理卡、边缘计算FPGA卡、数据中心加速卡都在把算力密度推向极限。单卡晶振用量通常在8至14颗之间，分布在四个关键节点：
- PCIe参考时钟：主机与FPGA之间数据通路的时钟基准；
- SerDes参考时钟：驱动10G/25G以太网与高速背板；
- 系统主时钟：FPGA内部逻辑与DDR控制器的基础时基；
- 以太网PHY时钟：保障网络通信的物理层同步。
这四个节点的时钟源共用同一套选型逻辑：抖动要低、温漂要小、交期要稳。
二、眼图余量不足，根因往往在时钟源
加速卡失效案例中，PCIe链路训练失败或降速运行是最常见的失效模式。排查时容易盯着FPGA本身，但根因往往在时钟源——参考时钟抖动超标，直接反映为发送端眼图质量下降，接收端采样裕量被压缩。
眼图过不了，本质上就是抖动没控住。
三、两款晶振，各守一路
SCTF星通时频针对FPGA算力加速卡的两类时钟需求，采用分域方案：
- DXO差分振荡器（Z系列）：支持LVPECL/LVDS/HCSL三种差分输出，专攻PCIe参考时钟与SerDes参考时钟；
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- 低相噪时钟振荡器（CN系列）：负责系统主时钟、以太网PHY时钟、电源管理时钟等单端时钟域。
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具体选型参数见下方表格。
四、选型对照
| 对比项 | DXO差分晶振（Z系列） | 低相噪时钟振荡器（CN系列） |
|---|---|---|
| 频率范围 | 90~200MHz | 1~54MHz |
| 核心指标 | ≤0.5pS max. | ≤-145dBc/Hz offset 1kHz |
| 输出模式 | LVPECL / LVDS / HCSL | CMOS |
| 封装 | SMD3225 / SMD5032 / SMD7050 | SMD2016 / SMD2520 / SMD3225 |
| 工作温度 | -40~+85℃ | -40~+85℃ |
| 典型应用 | PCIe参考（100MHz）、SerDes参考（156.25MHz） | 系统主时钟、以太网PHY、电源管理 |
五、国产替代窗口，为什么现在值得看？
FPGA时钟领域长期被海外品牌主导，随着国产FPGA品牌在工业AI推理、边缘计算等场景的份额提升，配套时钟芯片的国产化也在提速。
SCTF星通时频深耕频率控制元件23年，国家高新技术与专精特新企业，30+项专利、11000㎡万级净化车间与全测品控，为FPGA算力加速卡提供自主可控、稳定交付的差分与单端时钟方案。关键性能指标对标海外品牌，支持免费样品与快速打样，帮助工程师在保障信号完整性的前提下，高效完成国产化方案评估与导入。
FPGA算力加速卡时钟方案需要评估？
DXO差分晶振与低相噪晶振支持免费样品与3-5天快速打样，整机时钟方案可参考FPGA时钟解决方案，选型问题可联系FAE工程师。
六、常见问题
Q：FPGA加速卡的PCIe参考时钟为什么必须用差分？
A：PCIe Gen4/5接口要求低抖动差分参考时钟，DXO差分晶振抖动≤0.5pS，是保障眼图余量与链路裕量的基础。
Q：低相噪时钟振荡器在加速卡上负责哪些时钟域？
A：负责系统主时钟、以太网PHY时钟、电源管理时钟等单端时钟域，保障系统时钟纯净度。
Q：FPGA加速卡的SerDes参考时钟选型有什么讲究？
A：SerDes参考时钟的核心指标是RMS抖动与输出电平。DXO差分晶振RMS抖动≤0.5pS，支持LVPECL/LVDS/HCSL三种差分输出，可直接匹配主流FPGA SerDes接口的电平要求，无需额外电平转换。
